arXiv cs.AI· Jiale Liu, Taiyu Zhou, Tianqi Jiang·· 11 小时前AI 评分29
Veri-Sure：结合时序追踪、切片与形式化验证的多智能体 RTL 代码生成框架
Veri-Sure: Multi-Agent RTL Code Generation with Temporal Tracing, Slicing and Formal Verification
AI 导读
Veri-Sure 是一个多智能体 RTL 代码生成框架，通过设计契约对齐各智能体意图，并用静态依赖切片引导的补丁机制做局部修复，避免整文件重生成带来的回归与修复幻觉。
正文 · AI 翻译
摘要：在快速发展的电子设计自动化（EDA）领域，利用大语言模型（LLM）进行寄存器传输级（RTL）代码生成已成为一个有前景的方向。然而，由于 RTL 代码描述的是具有严格周期级时序的并发硬件行为，因而与软件代码存在根本差异，基于 LLM 的 RTL 代码生成仍受限于以下瓶颈：(i) 以仿真为中心的评估反馈稀疏且测试覆盖有限；(ii) 调试过程中整文件重新生成引入的回归和修复幻觉；(iii) 在多次修复迭代和智能体交接过程中意图被重新解读而导致的语义漂移。在本工作中，我们提出 Veri-Sure，一个多智能体框架，它建立设计契约以对齐各智能体的意图，并使用由静态依赖切片引导的补丁机制执行精确的局部修复。通过集成结合轨迹驱动时序分析与形式化验证的多分支验证流水线，Veri-Sure 实现了更稳健、更可靠的 RTL 代码生成。我们还引入了 VerilogEval-v2-EXT，在原基准基础上新增 53 个工业级设计任务并设置分层难度，并表明 Veri-Sure 在经验证正确的 RTL 代码生成上达到了最先进的性能，超越了独立 LLM 和先前的智能体系统。代码和数据集可在 此 https URL 获取。
| 评论： | NeurIPS 2026 |
| 主题： | 硬件架构（cs.AR）；人工智能（cs.AI）；软件工程（cs.SE） |
| 引用为： | arXiv:2601.19747 [cs.AR] |
| （或 arXiv:2601.19747v2 [cs.AR] 用于此版本） | |
| https://doi.org/10.48550/arXiv.2601.19747 由 DataCite 颁发的 arXiv DOI |
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来自：Jiale Liu [查看邮箱]
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2026年1月27日星期二 16:10:23 UTC（1,552 KB）
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2026年10月15日星期四 18:44:39 UTC（1,545 KB）
来源：arXiv cs.AI · arxiv.org