SemiAnalysis 拆解 Intel Panther Lake：18A 首发 RibbonFET 与 PowerVia

Panther Lake 首次商业化实现了背面供电网络（BSPDN），引入了 Intel 第一代环栅（GAA）晶体管，并通过其 Foveros-S 封装展示了其先进封装能力。凭借 Panther Lake，Intel 的制造路线已从模糊的路线图转变为实际出货的芯片，这是其重返具有竞争力的半导体制造漫长道路上的一个重要里程碑。为了评估 Intel 复苏的程度，我们对 Panther Lake 进行了拆解。

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我们的拆解追踪了 18A 从四层片 RibbonFET（Intel 对 GAAFET 的营销名称）和栅极堆叠，到接触、正面和背面布线以及键合载板的全过程。我们解释了这些材料和集成选择如何改善栅极控制并降低电阻，同时增加电容、热阻和工艺复杂度。我们的测量显示，Panther Lake 的 18A 计算逻辑与 TSMC N3E GPU 逻辑的晶体管密度相近。然而，18A 在峰值密度上并未领先 TSMC N3P、N2 或 Samsung SF2。Panther Lake 的 CPU 核心是渐进式更新，高端 GPU 仍使用 TSMC N3E。

Panther Lake 使用 Intel 的 Foveros-S 先进封装，将一个计算芯片、一个 GPU 芯片和一个 I/O 芯片组装在一个无源基础芯片之上。两种计算芯片变体均使用 Intel 18A。Xe3 GPU 选项包括基于 Intel 3 的 4 核 GT1 芯片和基于 TSMC N3E 的更大 12 核 GT2 芯片。两种 I/O 芯片变体均使用 TSMC N6。[1]，[2]

我们的分析集中在 PTL-U 计算芯片、4 核和 12 核 GPU 芯片，以及 12 通道 I/O 芯片上。

PowerVia

在传统芯片中，电源和信号通过同一正面金属堆叠向器件前端布线。电源轨消耗了晶体管附近稀缺的布线资源，而高深宽比的通孔堆叠将 VDD 和 VSS 从粗大的上层导线传输到局部电源轨。背面供电网络（BSPDN）将主电源网络移至晶体管层之后，即背面，使其与正面信号布线分离。我们在 2024 年报道过 BSPDN 及其影响。[3]，[4]，[5] Intel 的 BSPDN 实现被称为“PowerVia”，它通过专用背面金属将电源布线至纳米 TSV，这些 TSV 将这些电源轨连接到局部源/漏（S/D）接触。

实现这种分离要求 Intel 从晶圆两侧构建互连堆叠。正面包括 M0-M14 信号堆叠，而背面包括 BM0-BM5 电源堆叠。M0 和 BM0 最靠近晶体管。

纳米 TSV 连接两侧，但 Intel 在形成接触之后从正面为每个通孔进行图案化和刻蚀。一条狭窄的通孔从接触的侧面深入硅衬底。随后 Intel 完成正面信号金属叠层，将晶圆键合到载片上，翻转并去除原始衬底，直到埋入式通孔尖端暴露出来。然后直接在露出的通孔上沉积背面金属叠层。

纳米 TSV 和背面通孔的轮廓向相反方向渐缩，因为 Intel 从晶圆的两侧分别形成它们。晶体管结构构成 FEOL。局部接触和纳米 TSV 将它们连接到布线。M0 开始正面互连叠层。

硅载片保留在正面互连上方。它在衬底去除和背面加工期间支撑器件晶圆，并保留为成品芯片热路径的一部分。

PowerVia 将主电源分配从拥挤的正面金属中移出，通过更短更宽的背面导线输送电源。其横向着陆仍占据标准单元中的面积，因此与直接背面接触相比，它回收的单元面积更少。[3] 逻辑器件旁边的纳米 TSV 从背面电源网络输送 VDD 或 VSS，而信号连接继续向上穿过正面金属。

背面互连

本文中纳入 Samsung SF2 数据以与 Panther Lake 进行对比。SF2 是现有的 GAA 代工节点，但缺少 BSPDN，可作为评估 18A 的有用参考。对基于 SF2 加工的 Samsung S26 产品的完整拆解即将分享。

PowerVia 供电路径从背面 Cu 电源轨穿过 Mo 衬里的 W 纳米 TSV 到达局部晶体管接触。在此横截面中，渐缩连接从接触层到 BM0 跨度约为 150 nm。Ta 衬里限制 Cu 并促进与周围叠层的粘附；AlOₓ 刻蚀停止层控制电源轨上方下一层介电质的刻蚀。纳米带下方的介电质将器件与背面布线电隔离，并去除沟道下方的导电硅体。[6]

AlOₓ 用作刻蚀停止层（ES），实现终点检测并保护下层。低挥发性氟化铝反应产物抵抗含氟等离子体，使薄 AlOₓ 膜能够在周围低 k 介电质被去除时保护金属。[6]、[7]。虽然 BM0 和 M1 线上方的层显示出双层 AlO_x 层，我们的 SMIC N+3 拆解 显示为单层 AlOₓ。SMIC 使用更简单的局部 AlOₓ 子叠层，而其余覆盖层和刻蚀序列提供所需的着陆保护。

那么为什么要用双层？紧密排列的 AlOₓ 双膜在刻蚀序列中提供了两个受保护的停止点。Intel 记录了一种 AlOₓ/SiN/AlOₓ 叠层，解释了其优势。主介质等离子刻蚀停止在第一层 AlOₓ 膜上；选择性湿法清除打开该膜；第二次等离子刻蚀去除中间的 SiN 并停止在第二层 AlOₓ 膜上。最后的湿法清除暴露出金属着陆表面。在 Intel 公布的示例中，SiN 是中间介质。[8]

第二个停止点在整个盖帽突破过程中保护金属。宽开口的刻蚀速度可能快于窄开口，且刻蚀深度在晶圆各处存在差异。否则，在提前清除的开口下方的金属会在其他开口仍需继续刻蚀时被暴露。分阶段保护拓宽了工艺窗口，并减少了金属侵蚀、腐蚀和空洞形成。[8]

TSMC 记录了 Cu 上方的 AlN/AlOₓ/SiOC/AlOₓ，其中 AlN 阻挡 Cu 扩散，以及一种省略一层 AlOx 膜的更简单的 AlN/SiOC/AlOₓ 变体。[9] 具有不同开口尺寸、深宽比、图形密度和盖帽材料的层级需要不同的刻蚀余量。在另一个受保护停止点足以证明增加工艺合理性的地方，双层 AlOx 停止层是有用的。

额外的膜增加了形成、选择性打开和清洁步骤，以及另一组需要控制粘附、湿气和应力的界面。这些整面沉积膜通过现有的通孔图形打开，因此每层膜不需要额外的光刻掩模。当 AlOₓ 替代低 k 介质时，会增加寄生电容；然而，两层薄 AlOₓ 膜所含的 AlOₓ 总量可能少于一层厚膜。总厚度、位置和中间介质决定了电学代价。沉积化学也改变 AlOx 的介电常数和残留羟基含量，这可能氧化下方的金属。[7]、[8]、[10]、[11]

背面叠层分为靠近器件的相对精细的 BM0-BM2 布线和更粗的 BM3-BM5 功率分配。最大的间距增加发生在 BM2 和 BM3 之间。BM0 的间距与逻辑行高紧密匹配，使局部功率输送适应单元行。更高层级通过更大的导体汇聚电流：随着网络接近封装，布线密度变得不如低电阻和电流承载能力重要。这种层级结构为功率输送网络提供了宽功率布线，而不消耗稀缺的正面信号布线资源。[3]

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正面互连

Intel 18A 将 Mo 衬里的 W 接触和纳米 TSV 与独立的背面 Cu 功率网络相结合。三星 SF2 将功率保留在正面，使用 Ti 基接触界面以及围绕 Cu 布线的 Ta 基阻挡层和 Co 衬里。

在 18A 标准单元行中，背面电源轨通过单元内的纳米 TSV 为器件供电，释放了正面布线资源。三星的 M0 同时容纳电源和信号连接。

从器件向 M0 方向，连接依次经过 Ti 基 S/D 界面、W 接触填充、Mo 衬里的 W 通孔以及 Cu M0 导线。Mo 为 W 提供导电的成核与粘附层，取代了传统 W 集成中使用的电阻较高的 TiN 衬里。这在保留 W 填充及其成熟的抛光、清洗和刻蚀工艺的同时，增加了特征结构内的有效导电体积。Intel 的 Mo/W 专利描述了这一集成权衡。纳米 TSV 在背面供电路径中使用了相同的 Mo 衬里 W 结构。[12]

从 TiN 转向 Mo 是一种渐进式改变。虽然完全采用 Co 或 Mo 填充也能在极小特征中减少衬里占用的体积，但这需要新的集成方案，会增加复杂性和风险。由于电阻较低，Cu 对于较宽的导线仍具吸引力。随着导线和通孔缩小，扩散阻挡层在其横截面中所占比例越来越大。[12]、[12]、[14]

Intel 在 M0-M1 使用 Co/Ru 衬里，在 M2-M4 使用 Co，在 M5-M9 使用 Nb。较低层级的衬里有助于 Cu 粘附并减少沟槽填充过程中的空洞形成。Applied Materials 的 Endura 具备新的热控制能力，可促进润湿过程，因此薄膜连续性足够好，良好的毛细压力将驱动 Cu 原子到达通孔底部而不会产生空洞。

Intel 选择使用 Nb 尤其引人关注。Intel 的 Nb 专利描述了一种导电扩散阻挡层，旨在相对于传统 Ta 基阻挡层减少阻挡层对电阻的贡献，尤其是在所有电流都要穿过阻挡层的通孔底部。该专利将较粗层级中的 Nb 与低成本 PVD 工艺选项配对使用。[15]、[16]

上层金属层支持通过物理气相沉积（PVD）形成的较厚阻挡层，尽管其覆盖率和均匀性较差。与此同时，下层金属层则需要通过保形原子层沉积（ALD）沉积的较薄阻挡层。Co/Ru 增加了另一个材料界面，并需要受控的沉积和 Cu 填充。按金属层改变衬里和阻挡层，使 Intel 能够优化互连电阻、工艺复杂性和可靠性。[15, 16]

RibbonFET

RibbonFET 是 Intel 对其环栅 FET（GAAFET）的命名，它用四层堆叠的水平硅纳米片取代了 FinFET 的垂直鳍片，使栅极能够从各个方向包围沟道。通往 GAAFET 的道路始于平面晶体管。

平面 MOSFET 将栅极置于沟道上方、源极和漏极之间。将 NMOS 与 PMOS 晶体管配对可构成 CMOS 反相器，其中 NMOS 在高输入时将输出拉低，PMOS 在低输入时将输出拉高。栅极必须保持对沟道的静电控制，以确保干净的开关切换。随着栅极长度缩小，漏极开始与栅极争夺这种控制，从而增加了关态漏电。

静电控制通过架构演进得以恢复，该演进将沟道抬高为垂直鳍片，并将栅极包裹在三面。这种新架构被称为“FinFET”，它在更小的占位面积内塞入了更多有效沟道宽度。进一步的微缩使得在更小的单元内同时维持驱动电流和漏电变得更加困难，并重新引入了平面 MOSFET 所面临的同样问题。纳米片 GAAFET 通过用一堆水平纳米片取代垂直鳍片来封闭第四面，每片纳米片都被栅极包围。更紧密的静电控制抑制了更短栅极长度下的漏电，而堆叠则在单元占位面积内增加了有效沟道宽度。

在 FinFET 工艺中，沟道宽度以离散步骤变化，因为设计人员必须添加或移除整条鳍片。而纳米片宽度则可以在工艺的设计规则内连续调整。更宽的纳米片增加驱动电流，而更窄的纳米片降低电容，代价是驱动电流。Intel 18A 使用每堆四片纳米片的堆叠，并在逻辑和 SRAM 中改变其宽度。在工艺层面，向每个堆叠添加更多纳米片会增加有效沟道宽度和驱动电流，但会使制造复杂化。

RibbonFET 与 MBCFET

三星于 2022 年以 SF3E 开始 GAAFET 生产，随后推出 SF3，现在则是 SF2。其“MBCFET”为与 Intel 首个 RibbonFET 实现进行结构比较提供了有用的参照。[17] STEEL 将在即将发布的 newsletter 文章中深入探讨用于 Exynos 2600 的 SF2，以及用于 Apple A20 Pro 的台积电 GAAFET N2。我们会在 X 上放出一些预告。让我们比较三星 SF2 的 MBCFET 与 Intel 18A 的 RibbonFET。

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即使对外行来说，Intel 多出的纳米片也显而易见。Intel 堆叠四条带，而三星是三条。在这些场中，三星的纳米片要宽得多，因此纳米片数量和宽度都对可用沟道周长有影响。纳米片宽度还会改变哪些硅表面承载电流。在常规 (001) 硅上，宽纳米片强调宽阔的顶部和底部表面，有利于电子传输；窄纳米片中更大的侧壁贡献有利于空穴传输。更薄的纳米片改善栅极控制，但增加限制和散射。这使得宽度和厚度成为 NMOS/PMOS 平衡的一部分，与应变和阈值电压并列。[18], [19]

像 18A 这样的 GAAFET 设计对 NMOS 和 PMOS 使用不同的功函数金属（WFM）堆叠。围绕每条带，一层薄的 SiOx 界面层将硅沟道与 HfOx 高 k 电介质隔开，La 提供偶极子调谐，WFM 包裹电介质。NMOS 使用基于 TiAl 的堆叠，而 PMOS 使用 TiN WFM。W 填充剩余的栅极沟槽，在不再需要功函数层的地方提供更低电阻率的路径。在该场中，PMOS 堆叠在带之间为 W 留出空间，而 NMOS 堆叠占据更多这些间隙。基于硅的电介质标记 P/N 边界，使得共享同一栅极沟槽的 PMOS 和 NMOS 栅极能够被顺序处理。

快速逻辑路径、保持电路和 SRAM 需要一系列阈值选项。在不显著改变器件尺寸、电容或制造复杂度的情况下改变阈值很有价值。FinFET 工艺通常使用不同的功函数金属叠层。在四带 GAA 叠层中，狭窄的片间间隙限制了每个沟道周围能容纳多少 WFM。栅极介质中的 La 在 SiOx/HfOx 边界产生界面偶极子，改变有效功函数并调节阈值电压。这为 Intel 提供了除 NMOS 和 PMOS WFM 叠层之外的另一种控制手段。低阈值器件改善关键路径驱动；较高阈值则减少其他地方的漏电。偶极子调节在 GAA 中尤其有用，因为它能在不占用狭窄片间间隙、不增加 WFM 厚度的情况下改变阈值。

精确控制 La 的掺入、扩散和界面质量长期以来一直是个挑战，限制了其在高量产中的可行性，但如今每家领先的晶圆代工厂都在关注。Intel 的专利描述了在 HfOx 上方沉积形成偶极子的氧化物，并在完成功函数金属和填充金属之前将其退火推向界面氧化物。这将阈值调节与可用于金属的空间分离开来。更新的研究解决了热成本问题：imec 2026 年的偶极子中间研究将移位层插入两次 HfO_x 沉积之间，缩短扩散路径，同时在图案化过程中保护 SiO_x。[20], [21]匹配切割 EDS，Intel 18A（左）对比 Samsung SF2（右）。

Intel 在其接触下方保留了抬升的源/漏外延，而 Samsung 将 W 深凹入外延中，形成 V 形 Ti 衬里界面。更深的接触增加了金属-半导体面积，并缩短了从下方片层出发的电流路径，降低了接触电阻和扩展电阻。它还去除了外延体积，使接触刻蚀更接近沟道端部。保留更多外延则保留了可用于应变转移的材料，尤其是从 SiGe 向 PMOS 的转移。这些几何结构在接触接入与应力工程和刻蚀余量之间取得平衡。[22], [23]

Samsung 堆叠三层片，而 Intel 为四条带，两种工艺都利用片宽来调节驱动强度。在我们的 Samsung 横截面中，NPU 行的宽度大致在 19 至 30 nm 之间，CU 单元中为 37 至 50 nm。Samsung 的纳米片呈锥形，底部片最宽，顶部片最窄。两种工艺都使用 HfOx 栅极介质和 Ti 基功函数叠层，NMOS 叠层中含 Al。在此展示的 Samsung 器件中，介质和 WFM 占据了片间间隙，W 留在顶部片上方。Intel 的 PMOS 叠层在带之间留出更多空间，W 填充这些间隙，而较厚的 NMOS 叠层使 W 主要留在上部沟槽中。栅极叠层 EDS 图。

Intel PMOS 带状结构之间的 W 提供了一条靠近下栅极的导电通路。当 WFM 填满整个间隙时，栅极仍环绕沟道，但电压需通过电阻更高的功函数薄膜才能到达沟道。更薄的 WFM 和偶极子调谐为低电阻率填充保留了空间；Mo 和 Ru 是为进一步微缩而开发的替代填充金属。[24]

掩模、顺序 WFM 工艺流程解释了不同的栅极高度和纳米片间填充。下面提出的顺序展示了独立的 NMOS 和 PMOS 功函数步骤如何产生这种几何结构。

借助 BSPDN 工艺，Intel 用介质替代了密集逻辑硅 subfin，消除了带状结构下方的寄生导电路径，并降低了与衬底相关的电容。像经典的非 SOI 平面和 FinFET 设计中那样保留硅体，需要结和穿通停止工程来抑制漏电。介质隔离使该漏电对 subfin 掺杂分布不那么敏感，但增加了去除和填充步骤。它还削弱了通过硅的直接热路径，使接触、金属堆叠和封装对散热更为重要。[24]、[26]

在图中，氟集中在选定的 Intel 器件结构周围。WF₆ 是 W 成核和填充的标准前驱体，而阻挡膜保护相邻介质免受氟侵蚀。低氟 W 工艺减少了残余 F 负担。基于氯化物的前驱体避免了在 W 沉积过程中引入 F，但需要控制氯侵蚀、成核和填充质量。集成目标是形成一条连续、低电阻的 W 通路，带有薄保护衬垫，并对周围堆叠的化学损伤最小。[20]、[27]、[28]

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库分析

我们在下面所示的 XTEM 位置测量了单元高度、栅极间距、金属几何结构和带状尺寸。表格按位置和器件极性对这些尺寸进行了分组。我们的“片切割”横穿硅沟道，端面展示带状结构。“栅极切割”沿沟道穿过连续的栅极。

18A 逻辑单元尺寸指向五轨道逻辑库，而 N3E 和 Intel 3 单元尺寸则表明是七轨道逻辑库。DDR-PHY 使用更宽的 M0 导线和比核心逻辑大得多的间距。这以布线密度换取更低的导线电阻和相邻网络之间更弱的耦合。这种几何结构适合模拟、时钟和 I/O 电路的电流传输和耦合要求。

PowerVia 通过将主电源轨移出信号布线轨道，使 18A 能够将紧凑的单元高度与更宽的 M0 几何结构相结合。这放宽了局部导线缩放，同时保持了较小的单元占位面积。单元高度和栅极间距决定了几何密度；引脚接入和可布线性决定了实际模块能利用其中多少。[29]

我们从栅极间距测量中得出的最大结论是，在 Bohr 代表性单元模型中，Intel 18A 计算逻辑与 TSMC N3E GPU 逻辑具有相似的密度。18A 示例比 Intel 3 GPU 示例的密度高 18.6%。三个站点的栅极间距几乎相同，因此单元高度驱动了大部分差异。

Bohr 模型结合了一个跨越三个栅极间距的四晶体管 NAND2 和一个跨越十九个间距的 32 晶体管扫描触发器（SFF），以 60:40 对其密度进行加权。敏感度列显示了独立地将单元高度和栅极间距改变 ±1 nm 如何改变结果。这比较的是代表性单元几何结构；整个芯片的密度还取决于单元组合和布局。

18A P-core 为 M0 提供的金属横截面远大于 N3E 矢量引擎。将每个轮廓视为梯形，得到每条线 2.63 倍的面积，以及按布线间距归一化后 1.84 倍的面积。更大的截面减少了线电阻的几何贡献，并在给定电流下降低了电流密度。更高更宽的导线也会增加电容，因此电路延迟取决于电阻和电容的平衡。DDR-PHY 每布线宽度的金属面积小于 18A 核心区域，但仍高于 N3E。[30]

面积 = 高度 ×（顶部 CD + 底部 CD）/ 2，包括衬垫。面积/间距按布线宽度归一化。锥度是相对于垂直方向的对称侧壁角度，最大角度属于 DDR-PHY。

计算模块

测量结果显示了带状尺寸和栅极堆叠几何结构在计算模块内以及 NMOS 与 PMOS 之间如何变化，以平衡沟道驱动、栅极负载以及逻辑、SRAM 和 DDR-PHY 中介电质/WFM 堆叠所需的空间。宽度主要改变可用沟道周长；厚度也改变静电控制和载流子限制。栅极堆叠厚度随后决定留给低电阻率填充的空间

P-core 和 LP E-core 逻辑

P-core 和 LP E-core 都使用多个纳米片宽度。宽度在高倍 XTEM 上测量，而更宽视场的图像展示了 LP E-core 内额外的宽度选择。即使在 LP E-core 内，多个宽度也是预期的。时序关键路径、缓冲器和具有不同扇出的单元需要不同的驱动强度。较低倍率的视场显示了表格中量化站点之外的这种宽度多样性。

L2 和 L3 SRAM

GAA 为 SRAM 设计者提供了另一种平衡上拉（PU）、传输门（PG）和下拉（PD）晶体管的方式。FinFET 位单元通过鳍数量来设定器件强度，而 GAA 则增加了纳米片宽度作为尺寸调节旋钮。在 6T SRAM 单元中，相对于传输门较强的下拉可限制读取干扰，而相对于上拉较强的传输门则可改善可写性。在写入期间，传输门和写入驱动器将存储“1”的节点拉低至反相器翻转点以下。在读取期间，下拉将存储“0”的节点保持为低电平。偏置、阈值电压、失配和辅助电路决定了剩余的裕量。FinFET 大电流单元通常采用 PU:PG:PD 鳍数模式 1:2:2，这是器件尺寸比而非电流比。

带状宽度让 Intel 无需增加整条鳍即可平衡 SRAM 强度。L2 单元对其 PU 使用最窄的带，对 PD 使用最宽的带，分别改善可写性和读取稳定性。Intel 披露的 HCC 无需辅助即可工作；其更密集的 HDC 使用负位线写入辅助。将选定位线短暂拉低至地以下会增加传输门过驱动，使其能够在较低电源电压下压倒上拉。这以增加升压电路、开关能量和必须控制的额外电压应力为代价，换取了密度和低电压可写性。[31]，[32]

四条矩形带在角部圆化之前给出周长 = 8 ×（宽度 + 厚度）。PG/PU 为 1.49，PD/PG 为 1.16。

L3 结构在布局和单元高度上与 L2 非常相似。由于可用的高倍图像较少，表中列出的 L3 纳米片宽度较少。

DDR PHY

DDR-PHY 以密度换取受控的模拟行为和可靠的片外信号传输。它包含驱动器、接收器、延迟电路和校准逻辑，用于设定驱动强度、采样时间和电压裕量。宽度相近的重复四片器件适合使用规则晶体管单元来实现匹配和可编程驱动。其更宽的局部布线为电流输送和敏感信号隔离提供了空间，同时比密集的核心逻辑网格占用更多面积。该布局既满足存储器通道的电气要求，也兼顾数字逻辑密度。[33]

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Intel 3 GPU 器件

矢量引擎逻辑

Intel 3 的 XVE 逻辑使用双鳍 PMOS 和 NMOS 器件，电源轨位于 M0。其单元高度和 M0 间距形成七轨几何结构，比 18A 逻辑多两轨。双鳍器件中也出现了单鳍组。

Intel 3 L2 SRAM

Intel 3 L2 SRAM 使用熟悉的 HCC 尺寸模式：一个 PU 鳍、两个 PG 鳍和两个 PD 鳍。

N3E GPU 器件

矢量引擎逻辑

N3E XVE 区域包含重复的双鳍器件，采用七轨道单元几何结构。N3E 仍是 FinFET 工艺，这为 Panther Lake 提供了直接的 FinFET 与 RibbonFET 对比。

N3E L2 SRAM

N3E L2 SRAM 采用相同的 PU:PG:PD 鳍数比例 1:2:2。

布局分析

Panther Lake-U 的布局与 Lunar Lake 相当接近。两者都将 4 个 P-core 与 4 个 LP E-core 搭配，NPU、媒体和显示引擎的位置也相似。Lunar Lake 同样采用 Xe2，即 Panther Lake 的 Xe3 GPU 的直接前代。这使得 Lunar Lake 成为我们对比的最直接基础。Arrow Lake 在核心数量上有所不同，并采用较旧的 Xe-LPG GPU 架构，因此我们仅在其能提供更直接的组件级对比时使用它。

计算模块

Panther Lake 计算模块布局图在发布数月后仍然稀少。 Intel 18A 的背面金属和介电层堆叠必须在不损坏底层结构的情况下移除，才能成像出干净的晶体管级布局图。大多数已发布的裸片照片会隐藏或大量处理背景，但我们对所获得的裸片照片感到相当自豪，并很高兴展示我们所做的工作。

我们测量了计算模块上关键组件的面积，并将其与台积电 N3B 工艺上的 Lunar Lake 前代产品进行了比较。这有助于我们捕捉模块面积的变化，并跨工艺节点和设计对比这两款芯片。

我们的总模块面积不包括划片线区域。下方的计算加 GPU 小计使用 PTL-U 计算模块和 GT1 GPU；它不包括 I/O 模块和无源基板。各模块面积使用布局图上标记的边界

计算加 GPU 行是根据所显示的 PTL-U 和 GT1 面积重新计算的。组件行使用其所述的分区域计数，并非整个模块的加和划分。

尽管 L2 容量从 2.5 MiB 增加到 3 MiB，Lunar Lake 与 Panther Lake 之间的 P-core 面积几乎保持不变。Arrow Lake 使用与 Lunar Lake 相同的 Lion Cove 核心，但也具有 3 MiB L2。Cougar Cove 在相同的 P-core 面积内多容纳了 20% 的 L2。更大的私有缓存使每个核心的更多工作集靠近其执行单元，减少对共享 L3 和 DRAM 的访问。额外容量会增加存储泄漏和查找能耗，因此设计人员会将其与避免的更低层级访问进行权衡。共享 P-core L3 缓存也缩小了 14.8%。[2]

Cougar Cove 在相似的占位面积下结合了 Intel 所报告的能效改进。RibbonFET 更紧密的沟道控制减少了泄漏，而 PowerVia 减少了供电压降并允许更紧的电压保护带。[1]

Darkmont 的四核 LP E-core 集群比 Lunar Lake 上的 Skymont 小 5.0%，缩减主要来自其 L2 区域。1 MiB 区域缩小了 8.4%，1.5 MiB 区域缩小了 14.9%。标签阵列也少用了一行可见行。标签用于标识数据阵列所持有的内存地址，因此重新排列它们会改变缓存的布局和布线，而无需减少数据容量。[2]

LP E-core 共享一个 L2。这可以汇集容量并避免重复所有缓存机制，但四个核心会争用其 bank 和带宽。它们独立的集群还能将轻负载工作与性能集群及其 L3 隔开，使那个更大的域可以休眠。[1]、[2]

缓存面积不仅包括存储单元。标签标识每一行，解码器选择行，灵敏放大器读取微小的位线信号，导线连接到各个 bank。将阵列拆分为更小的部分可以缩短字线和位线，提高访问速度，但会重复外围电路。因此 Panther Lake 更小的缓存区域反映了完整的内存实现，包括每个区域有多少专用于存储。[34]

与 Meteor Lake 和 Arrow Lake 不同，Panther Lake 没有独立的 SoC tile。NPU、LP E-core、内存控制器、PHY、媒体和显示引擎现在共享计算 tile。这减少了一个有源 die，并使 CPU 内存流量保持在同一个 die 上。代价是将 PHY 和 I/O 相关电路移到 18A 上：驱动器、接收器和模拟电路仍必须满足外部电压、负载和信号完整性要求，因此它们的面积不会像密集数字逻辑那样缩小。[1]、[2]

最大的缩减来自 NPU，其面积减少了 36.9%。NPU 5 将相同的总 INT8 MAC 数量整合到一半数量的神经计算引擎中。三个 NCE 中的每一个都有更大的 MAC 阵列，使完整的 NCE 封装比 NPU 4 引擎大 22.6%。整合还将 scratchpad 和 SHAVE DSP 的数量减半，从 12 个减少到 6 个。MAC 阵列处理矩阵乘法和卷积，而 SHAVE 执行不适合该阵列的向量和自定义操作。[1]、[2]、[35]

配对的平面图标识了每个 NCE 封装及其 scratchpad、MAC 和 SHAVE 区域。在下面的面积统计中，每个测量到的 MAC 多边形在每个 NCE 中计数一次。

scratchpad 在 MAC 阵列附近存储权重、激活和中间结果，允许重复使用而无需再次从 DRAM 获取。将其数量减半带来了最大的测量面积节省，但在相同的总 MAC 数量下留下的本地存储更少。不再适合本地的层需要更小的工作 tile 或更多中间数据传输。收益取决于在管理更紧张的存储预算的同时保持扩大后的阵列忙碌。[36]

NPU 5 还增加了原生 FP8。使用 FP16 一半的操作数宽度可减少存储和传输需求，帮助工作负载适应更小的本地内存预算。较低的精度和依赖格式的范围使缩放和模型验证成为部署的一部分。硬件激活函数进一步减少了原本会占用可编程 DSP 的工作。[1]、[2]

Microsoft 要求 Copilot+ PC 的 NPU 至少提供 40 TOPS 算力。Lunar Lake 和 Panther Lake 均达到这一门槛，但 Panther Lake 使用的芯片面积显著更小。

GPU 模块

Panther Lake 是 Intel 首款采用其最新 GPU 架构 Xe3 的产品。它提供两种不同的 GPU 模块：基于 Intel 3 工艺、配备 4 个 Xe3 核心的较小 GT1 模块，以及基于台积电 N3E 工艺、配备 12 个 Xe3 核心的较大 GT2 模块。

Panther Lake 让我们得以在 Intel 3 和台积电 N3E 两种工艺上比较同一 GPU 架构。Wildcat Lake 则增加了基于 Intel 18A 的第三种 Xe3 实现。未来的通讯将详细介绍 Xe3 及其在三种工艺节点上的实现差异。

GT2 将 Xe3 扩展到不同的物理布局，渲染切片采用垂直排列，而非 GT1 的水平排列。切片的位置决定了到共享缓存组和 D2D 接口的距离。这些连线会占用面积并增加延迟，因此扩展 Xe 核心数量也需要在缓存布局、布线和时序之间重新取得平衡。[1]

最显而易见的是，台积电 N3E 工艺上的 GT2 模块，其 Xe 核心比 GT1 小得多。这些模块面积包括逻辑、缓存和布线。

GT1 模块上的一个 Xe 核心比 Lunar Lake 上的大 ~69%，比 GT2 上的大 ~55%。因此 Intel 3 每个 Xe 核心占用的面积要大得多。这一模块面积差距超过了实测的逻辑和 SRAM 密度差距，从而将布线、时序目标、单元构成和版图分配都纳入了比较范围。

实测的向量/矩阵引擎区域在 Lunar Lake 和 Panther Lake 的 GT2 模块之间几乎不变。Xe3 每个核心保留八个 512 位向量引擎和八个 2048 位 XMX 引擎。其性能提升还来自更有效地供给这些引擎：更多常驻线程可隐藏停顿，可变寄存器分配则让着色器能够在每线程寄存器数与保持活跃的线程数之间进行权衡。[1]

共享 L1/SLM 容量从 192 KiB 增加到 256 KiB，提升了 33%，而面积仅增加 5%，有效密度提升了 27%。L1 保留被复用的缓存行，而软件管理的 SLM 则让线程组在本地共享数据。两者都减少了对更远距离内存的访问流量。为每个组分配更多 SLM 也可能限制一个核心上同时驻留的组数。[1]、[37]

GT1 模块配备 4 MiB L2 缓存，而 GT2 模块为 16 MiB。GT1 将其 L2 缓存分为四个 1 MiB 的组，而 GT2 使用八个 2 MiB 的组。每个组包含 128 个宏单元，但每个 N3E 宏单元存储 16 KiB，是 Intel 3 宏单元 8 KiB 容量的两倍。N3E 宏单元面积仅大 54%，却能容纳两倍的位数，密度因此高出 30%：约 23.7 Mbit/mm² 对 18.3 Mbit/mm²。计入组级电路后，差距扩大到 GT2 的约 16.9 Mbit/mm² 对 GT1 的约 10.4 Mbit/mm²。

GT2 通过其宏单元在单位面积内存储更多位数来提升密度，而且这些宏单元在每个缓存组中占据更大比例。更大的宏单元将解码器和灵敏放大器的开销分摊到更多存储上，而更紧凑的组布局则减少了用于控制和布线的比例。代价是更长的字线和位线，带来更大的电容。[34]

I/O 模块

Panther Lake 使用两种 I/O 芯片变体，均采用台积电 N6 工艺制造。较小的一个提供 4 条 PCIe 5.0 和 8 条 PCIe 4.0 通道，服务于低端系统以及没有独立 GPU 的系统；而较大的一个增加了 8 条 PCIe 5.0 通道，使总数达到 20 条，用于连接独立 GPU。配备较大 10 或 12 个 Xe GPU 的 Panther Lake SKU 使用较小的 I/O 芯片。[38]

较小的 I/O 芯片在 Lunar Lake 的 I/O 布局基础上增加了一个 PCIe 4.0 模块和一个 Thunderbolt 模块，额外提供 4 条 PCIe 4.0 通道和一个 Thunderbolt 4 端口。其重复的 N6 模块保持了几乎相同的面积和布局。复用这些经过验证的 PHY 和控制器，避免了在 18A 上移植和重新验证外部接口，因为在受片外链路限制的电路中，更快的数字逻辑带来的收益较小。[38]

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Foveros-S

Panther Lake 通过其解聚封装提供可扩展性和模块化，将计算、GPU 和 I/O 芯片划分为独立的芯片，从而支持一系列芯片配置。这种划分使封装成为英特尔制程经济性的一部分，因为它决定了每个产品消耗多少先进晶圆面积、哪些功能可以保留在其他制程上，以及英特尔能从共享芯片组中提供多少配置自由度。

此外，分别制造计算芯片和 GPU 芯片将新的 18A 制程限制在计算芯片上，并允许图形和 I/O 使用其他更成熟、更具成本效益的制程。对于 Panther Lake，GPU 和 I/O 芯片与计算芯片一起使用 Foveros-S 组装在无源硅基板上。

英特尔当前的技术简介列出了 Foveros-S 的标称 36 µm 间距。基板中的硅通孔（TSV）将上方的精细布线连接到下方更大的封装连接。功能芯片以 2.5D 配置并排位于该无源基板上。[39]

我们对计算芯片和 GPU 芯片的横截面展示了封装的布线层级。微凸块将每个有源芯片连接到无源硅基板；其精细再分布层（RDL）承载短而密集的芯片间链路。TSV 将连接穿过基板传输到封装基板，后者将其扇出到更粗大的主板焊点。基板提供互连，而计算仍在其上方的有源芯片中进行。[39]

在计算芯片边缘，更高放大倍数的插图显示局部微凸块间距约为 25.24 µm，特征宽度为 12.33 µm。

这些局部间距比 Intel 标称的 Foveros-S 值更精细。X 射线场进一步证实了相邻凸点更紧密，在每个 tile 上发现的每个 die-to-die 区域都一致。更多 X 射线分析在付费墙后提供。

将内存控制器放在 CPU 旁边，消除了 Meteor Lake 和 Arrow Lake 中 CPU 内存请求所需的 D2D 传输。这避免了额外的发送器、接收器和链路遍历，节省了接口能耗和延迟。Panther Lake 的独立 GPU 仍需跨越 D2D 链路才能访问 DRAM，因此其更大的本地缓存也有助于限制封装流量。[1], [40]

更小的 die 包含随机致命缺陷的可能性更低，在组装前对其进行筛选，可防止一个坏 tile 消耗掉一整包好硅。复用还能将设计和认证工作分摊到更多产品上。与这些收益相对，Intel 需要为无源基板、D2D 电路、额外的键合和测试步骤以及组装过程中的损耗付出代价。整个产品组合中每个可用产品的成本，综合体现了晶圆良率、复用、测试和组装的影响。[29]

Wildcat Lake 封装

Intel 于 2026 年 4 月 16 日发布了 Core Series 3（原 Wildcat Lake），面向价值型移动和边缘系统。Wildcat Lake 保留 18A，但去掉了无源基板，并将更多功能整合到单个 die 上以简化封装。因此，这两款产品揭示了将同一先进制程商业化的两种不同方式。[41]

Wildcat Lake 的 18A die 集成了最多两个 Cougar Cove P-core、四个 Darkmont LP E-core、两个 Xe3 core 和一个更小的 NPU。一个独立的平台控制器 die 提供 I/O，通过 UCIe 连接，这是 Intel 首次在处理器中实现该标准。整合图形功能消除了一个 tile 边界和无源基板，降低了中等带宽价值产品的组装复杂度。它还将 CPU 和图形扩展绑定到同一个 die 上，放弃了 Panther Lake 换装更大 GPU 的能力。[42], [43]

Intel 的制造复苏

2021 年 7 月，Intel CEO Pat Gelsinger 制定了一份雄心勃勃的制程路线图，旨在到 2025 年重获性能领先地位，后来被描述为四年五个节点。五年和一位 CEO 之后，Intel 的回归故事并不像 Pat 可能希望的那样毫无争议地积极。[44], [45]

Intel 曾为制程技术设定节奏，将高 k 金属栅极技术和 FinFET 提前业界数年投入量产。其 22 nm FinFET 制程于 2012 年随 Ivy Bridge 到达消费者手中。[46] Intel 的集成设备制造（IDM）模式使其架构师和制程工程师能够协同优化产品和制程。从 Sandy Bridge 开始，Intel 主导了 x86，而 AMD 则在 Bulldozer 上苦苦挣扎。

这一领先优势在 14 nm 开始动摇，并在 10 nm 断裂。Intel 的目标是高达 2.7 倍的密度提升，但该节点推迟数年才到来，并需要多次修订才能支持 Intel 的完整产品线。这一延迟迫使 Intel 将 14 nm 延续了六代，而台积电在制程技术上取得领先，AMD 也在 x86 上复苏。

到2019年，英特尔的大部分产品线仍在出货14纳米，其10纳米客户端量产重点放在Ice Lake移动处理器上。与此同时，台积电已在出货N7和N7+，AMD的Zen 2计算芯粒采用N7来提高核心数并改善能效。

英特尔的制程失败是其衰落的核心原因，但不明智的商业决策进一步加剧了其下滑。产品延迟与产品失误叠加，使客户端、服务器和FPGA路线图纷纷偏离计划。进军AI（Nervana和Gaudi）和网络（Tofino）的几次尝试也未能建立起持久的业务。

英特尔的复苏一直聚焦于消费级CPU和先进封装。Tiger Lake、Alder Lake、Lunar Lake以及如今的Panther Lake已恢复了英特尔的消费级路线图。在制程方面，Intel 4随Meteor Lake出货，Intel 3随Granite Rapids和Sierra Forest出货，Intel 18A随Panther Lake出货。英特尔还将先进封装纳入其代工业务。然而，英特尔在服务器领域仍在追赶。几代Xeon均延迟数年才推出，在性能、能效和核心数上落后于同时期的AMD和Arm服务器CPU。制程路线图虽已回归，但英特尔已不再拥有10纳米之前所占据的制程技术领导地位。

环栅纳米片和背面供电的引入是十年来晶体管集成领域的两大变革。英特尔同时应对这两项变革：18A在Panther Lake中首次将RibbonFET与PowerVia配对。

Panther Lake是一个重大的制造里程碑。我们的横截面图展示了RibbonFET和PowerVia如何重塑局部接触和布线，而平面图则显示了架构整合和制程选择在何处节省了面积。持续的竞争优势取决于产品性能、成本、良率以及下一代实现。

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参考文献

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Extended carrier and bond stack detail

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