arXiv cs.AI· Alexis Maras, Panagiotis Chaidos, Georgios Alexandris, Dimitrios Soudris, Sotirios Xydis·· 12 小时前AI 评分18
通过累加感知量化让 DNN 适应电压缩放引发的错误
Adapting DNNs to Embrace Voltage Scaling Induced Errors via Accumulation-Aware Quantization
AI 导读
研究提出一种软硬件协同设计方法，利用脉动阵列累加器中时序鲁棒的位范围在不同电压频率工作点下差异显著这一观察，在软件层引入累加感知训练，将混合精度量化与非结构化剪枝结合，约束权重分布以避开硬件敏感的高位进位链。在 2nm 工艺节点上，该协同优化布局在低电压前沿下实现 39% 能耗与 23% 能耗延迟积增益，精度下降控制在 1% 以内。
正文 · AI 翻译
摘要：深度神经网络（DNN）在计算领域的广泛部署，使人们除了关注原始性能外，也日益重视能效。虽然电压缩放是降低功耗的有力手段，但其在下一代节点中的应用受到严重吞吐量下降和易受工艺偏差影响的制约。本工作旨在通过引入一种软硬件协同设计方法来解决这些能效与可靠性之间的权衡问题，其依据的观察是：脉动阵列累加器内时序稳健的位范围在不同电压-频率工作点之间差异显著。在软件层面，我们提出了一种累加感知训练方法，将该信息作为一阶优化约束纳入训练过程。通过将混合精度量化与非结构化剪枝相结合，我们有效地约束了模型的权重分布，以避免激活硬件中敏感的高阶进位链。在架构层面，我们辅以选择性最高有效位掩码和细粒度时钟门控，以最大限度地减少不必要的动态开关活动。此外，我们采用逐层动态频率缩放策略，基于各层的数值敏感性，进一步适应累加器缩减的动态范围。我们在深度缩放的2nm技术节点上对所提出的方案进行了实验评估，结果表明，在低电压前沿下运行时，与标称电压实现相比，我们协同优化的布局后架构分别带来了39%和23%的显著能耗和能耗-延迟积增益，同时保持精度下降在1%以内。
| 评论： | 已被第45届国际计算机辅助设计会议（ICCAD '26）接收发表，2026年11月08-12日，美国加利福尼亚州圣何塞 |
| 主题： | 硬件架构（cs.AR）；人工智能（cs.AI） |
| 引用为： | arXiv:2610.33824 [cs.AR] |
| （或 arXiv:2610.33824v1 [cs.AR] 为此版本） | |
| https://doi.org/10.48550/arXiv.2610.33824 由 DataCite 颁发的 arXiv DOI（待注册） |
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| 相关 DOI： | https://doi.org/10.1145/3831252.3834137
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来自：Alexis Maras [查看邮箱]
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2026年10月24日星期六 17:42:49 UTC（361 KB）
来源：arXiv cs.AI · arxiv.org