arXiv cs.AI· Leo Itoh, Junichiro Kadomoto·· 13 小时前AI 评分39
基于 LLM Agent 的 RISC-V CPU 设计：FPGA 在环评估
LLM Agent-Based Design of RISC-V CPUs with FPGA-in-the-Loop Evaluation
AI 导读
研究团队搭建了一套开发环境，让 LLM Agent 在 FPGA 上实现 CPU 候选设计，并用板载性能测量指导设计决策，在人工监督下将单周期 RV32I 核演进为三发射乱序 RV32IM 核。
正文 · AI 翻译
摘要：对 CPU 候选设计进行长时间 RTL 仿真可能需要数小时，而短时间的诊断运行可能会遗漏在执行后期才出现的性能退化。这种评估成本会延迟基于 LLM 智能体的 CPU 开发中的设计决策。我们提出了一个开发环境，其中 LLM 智能体在 FPGA 上实现 CPU 候选设计，并利用板载性能测量来指导设计决策。我们将其应用于在人工监督下将一个单周期 RV32I 核心开发为三宽乱序 RV32IM 核心。最终设计在 Artix-7 FPGA 上以 130 MHz 达到 5.61 CoreMark/MHz。对于运行 8,000 次 CoreMark 迭代的同一 CPU 候选设计，FPGA 评估（包括实现）比单线程 RTL 仿真快 9.6 倍。在一个案例中，板级测量揭示了一个候选设计在长时间运行中的性能退化，而该设计在短时间诊断运行中有所改善。这一结果指导了候选设计的选择，并促成了基于 RTL 的根本原因分析和修复。
| 评论： | 5 页，6 幅图，2 张表。已投稿至 IEEE ISCAS 2027。代码和数据：此 https URL |
| 主题： | 硬件架构（cs.AR）；人工智能（cs.AI） |
| 引用为： | arXiv:2610.39570 [cs.AR] |
| （或 arXiv:2610.39570v1 [cs.AR] 用于此版本） | |
| https://doi.org/10.48550/arXiv.2610.39570 由 DataCite 颁发的 arXiv DOI |
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来自：Leo Itoh [查看电子邮件]
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2026 年 10 月 29 日星期四 08:14:01 UTC（579 KB）
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