arXiv cs.AI· Qiufeng Li, Chengxuan Wang, Rongqian Chen, Quan Cheng, Yihui Ren, Chia-Tung Ho, David Z. Pan, Tian Lan, Weidong Cao·· 11 小时前AI 评分34
PlaceReasoner-Beta：推理驱动的宏单元布局与基准测试
PlaceReasoner-Beta: Reasoning-Driven Macro Placement and Benchmarking
AI 导读
PlaceReasoner-Beta 是一个验证器引导的多智能体框架，将 VLSI 宏单元布局重构为闭环推理问题，由 VLM 规划器生成候选布局，几何验证器与物理验证器逐级筛选，再用布线后优化器按最终 PPA 改进。
正文 · AI 翻译
摘要：自动化宏单元布局仍然是 VLSI 物理设计中的一个基础性挑战。尽管已有数十年的研究，现有方法主要优化手工设计的代理目标（如估计线长），并且通常通过一次性数值优化来生成布局，这限制了它们将视觉布局上下文、编码化的设计专业知识以及下游物理设计反馈纳入统一循环的能力。我们提出 PlaceReasoner-Beta，一个由验证器引导的多智能体框架，它将宏单元布局重新表述为闭环推理问题，而非黑盒优化。视觉语言模型（VLM）规划器根据布局图图像、宏单元规格和连接结构生成候选布局；几何验证器强制执行物理合法性和专家布局原则；物理验证器利用早期实现反馈来改进候选布局；布线后优化器则利用最终 PPA 进一步改进有前景的布局。为实现可复现的评估，我们推出 PlaceReasoner-Bench，这是一个完全开放的端到端基准，基于开源 RTL 设计、EDA 工具和工艺库构建。它包含两种宽高比下的 8 个设计，共产生 16 个具有固定布局图和 I/O 分配的任务，因此各方法仅在宏单元位置和方向上有所不同，并使用布线后的 PPA 和 DRC 而非布线前代理指标进行评估。在该基准上，PlaceReasoner-Beta 在所有正方形任务中取得了 DRC 干净方法中的最佳时序，相对于经典基线场，在 1:1 下将布线后 TNS 降低了 61.2%，在 2:1 下降低了 53.0%。尽管从未显式优化布线线长，它还在大多数设计上缩短了布线线长，这表明在物理设计反馈下对空间结构进行推理，可以超越代理目标优化，提升端到端布局质量。
| 评论： | 代码和基准可在 \url{此 https URL} 获取 |
| 主题： | 人工智能（cs.AI） |
| 引用为： | arXiv:2609.21263 [cs.AI] |
| （或 arXiv:2609.21263v2 [cs.AI] 用于此版本） | |
| https://doi.org/10.48550/arXiv.2609.21263 arXiv 颁发的 DOI（通过 DataCite） |
提交历史
来自：Qiufeng Li [查看邮箱]
[v1]
2026年9月18日星期五 03:22:09 UTC（1,886 KB）
[v2]
2026年10月22日星期四 20:33:14 UTC（1,973 KB）
来源：arXiv cs.AI · arxiv.org