arXiv cs.AI· Patrik Drazic, Benaoumeur Senouci, Boualem Benatallah·· 12 小时前AI 评分31
VHDLBench：面向 VHDL 芯片设计的大语言模型基准测试与微调
VHDLBench: Benchmarking and Fine-Tuning Large Language Models for VHDL-Based Chip Design
AI 导读
研究团队构建了 VHDLBench，包含 18,500+ 条语法校验样本的 VHDL 数据集，并用 QLoRA 对五个 7B 参数 LLM 进行微调。微调模型在常见设计任务上语法正确率最高达 92%、功能准确率达 73%，其中 DeepSeek-Coder 提升最显著。生成的设计已在 Zynq SoC 上完成 FPGA 原型验证，证明其具备实际可运行性。
正文 · AI 翻译
摘要：数字电路复杂度的快速演进对硬件设计自动化提出了创新性方法的需求。尽管大语言模型（LLM）已对软件开发产生影响，但其在硬件描述语言（HDL）生成方面的应用仍基本未被探索，尤其是针对 VHDL。本文提出了一项面向 AI 辅助数字电路设计的综合性研究，填补了当前电子设计自动化工作流中的空白。本工作引入了一个 VHDL 数据集，包含 18,500 余条语法已验证的示例，来源于开源仓库及转换后的 Verilog 设计。五个 7B 参数规模的 LLM 采用参数高效的 QLoRA 技术进行微调，使其能够部署于资源受限环境。为评估模型有效性，建立了一套严格的三级流水线：(1) 语法与综合验证，(2) 使用测试平台进行功能仿真，(3) 在 Zynq SoC 上进行 FPGA 原型验证。结果表明，微调后的模型在常见设计任务上语法正确率最高达 92%，功能准确率最高达 73%，其中 DeepSeek-Coder 展现出最高的性能提升。生成的设计已成功部署于真实硬件，不仅证实了语法层面的可行性，也验证了其运行层面的可行性。本工作表明，LLM 在结合领域特定数据与轻量级微调后，能够为生成式 EDA 工作流的未来做出有意义的贡献。
| 评论： | 本文是已被 2026 年第四届基础与大型语言模型国际会议接收的论文的长版本 |
| 主题： | 硬件架构 (cs.AR)；人工智能 (cs.AI) |
| 引用为： | arXiv:2610.28676 [cs.AR] |
| （或 arXiv:2610.28676v1 [cs.AR] 用于此版本） | |
| https://doi.org/10.48550/arXiv.2610.28676 由 DataCite 颁发的 arXiv DOI（待注册） |
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来自：Benaoumeur Senouci [查看邮箱]
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2026 年 10 月 19 日星期一 12:23:01 UTC（1,488 KB）
来源：arXiv cs.AI · arxiv.org